摘要：逐次逼近寄存器型(SAR)模数转换器(ADC)占据着大部分的中等至高分辨率ADC市场。SAR ADC的采样速率最高可达5Msps，分辨率为8位至18位。SAR架构允许高性能、低功耗ADC采用小尺寸封装，适合对尺寸要求严格的系统。 本文说明了SAR ADC的工作原理，采用二进制搜索算法，对输入信号进行转换。本文还给出了SAR ADC的核心架构，即电容式DAC和高速比较器。最后，对SAR架构与流水线以及闪速型ADC进行了对比。 逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使其具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。 顾名思义，SAR ADC实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。 SAR ADC的结构 尽管实现SAR ADC的方式千差万别，但其基本结构非常简单(图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100....00，MSB为‘1’)。这样，数字模拟转换器(DAC)输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN > VDAC，则比较器输出逻辑高电平或‘1’，N位寄存器的MSB保持‘1 ’。相反，如果VIN < VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清‘0’。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位(LSB)。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。 图1. 简单的N位SAR ADC结构 图2给出了一个4位转换示例，y轴(和图中的粗线)表示DAC的输出电压。本例中，第一次比较表明VIN < VDAC。所以，位3置为‘0’。然后DAC被置为01002，并执行第二次比较。由于VIN > VDAC，位2保持为‘1’。DAC置为01102，执行第三次比较。根据比较结果，位1置‘0’，DAC又设置为01012，执行最后一次比较。最后，由于VIN > VDAC，位0确定为‘1’。 图2. SAR工作原理(4位ADC) 注意，对于4位ADC需要四个比较周期。通常，N位SAR ADC需要N个比较周期，在前一位转换完成之前不得进入下一次转换。由此可以看出，该类ADC能够有效节省功耗和空间，当然，也正是由于这个原因，分辨率在14位至16位，速率高于几Msps的逐次逼近ADC及其少见。一些基于SAR结构的微型ADC已经推向市场。例如，MAX1115-MAX1118系列8位ADC以及采用微小的SOT23封装，分辨率更高的可互换产品MAX1086和MAX1286 (分别为10位和12位)，尺寸只有3mm x 3mm。 SAR ADC的另一个特点是，功率损耗随采样速率而改变，这一点与闪速ADC或流水线ADC不同，后者在不同的采样速率下具有固定的功耗。这对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器)。 SAR的深入分析 SAR ADC的两个重要部件是比较器和DAC，稍后我们可以看到，图1中采样/保持电路可以嵌入到DAC内，不作为一个独立的电路。 SAR ADC的速度受限于： DAC的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：1/2LSB) 比较器，必须在规定的时间内能够分辨VIN与VDAC的微小差异 逻辑开销 DAC DAC的最大建立时间通常取决于MSB的建立时间，原因很简单，MSB的变化代表了DAC输出的最大偏移。另外，ADC的线性也受DAC线性指标的限制。因此，分辨率高于12位的SAR ADC常常需要调理或校准，以改善其线性指标。这主要是受元件固有的匹配度所限。虽然这在某种程度上取决于处理工艺和设计，但在实际的DAC设计中，元件的匹配度将线性指标限制在12位左右。许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，由于这种类型的DAC在SAR ADC中很常用，所以，我们最好讨论一下它们的工作原理。 电容式DAC包括一列由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列。图3是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图3)接地，所有自由端连接到输入信号(模拟输入或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN。 图3. 电容式DAC (16位) 作为二进制搜索算法的第一步，MSB电容的自由端与地断开并连接到VREF，驱动公共端电压向正端移动1/2VREF。例如，如果VIN等于3/4VREF，将MSB电容连接到VREF、其余电容接地时，公共端电压被驱动至(-3/4VREF + 1/2VREF) = -1/4VREF。该电压与地电位相比较，比较器输出为逻辑‘1’，预示MSB大于1/2VREF。相反，如果VIN等于1/4VREF，公共端电压为(-1/4VREF + 1/2VREF) = +1/4VREF，比较器输出为逻辑‘0’。接下来，下一个最大的电容与地断开并连接到VREF，由比较器确定下一位的数值，如此循环直到判定出全部数字位。 DAC校准 对于一个理想的DAC来讲，每个与数据位相对应的电容应该精确地是下一个较小电容的两倍。在高分辨率ADC (如16位ADC)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16位的SAR ADC (如MAX195)实际由两列电容组成，利用电容耦合减小LSB阵列的等效容值。MSB阵列中的电容经过微调以降低误差。LSB电容的微小变化都将对16位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到16位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195内部为每个MSB电容配置了一个校准DAC，这些DAC通过电容耦合到主DAC输出，根据它们的数字输入调节主DAC的输出。 校准时，首先要确定用于补偿每个MSB电容误差的修正代码，并存储该代码。此后，当主DAC对应的数据位为高电平时就把存储的代码提供给适当的校准DAC，补偿相关电容的误差。一般在初始化过程中由用户进行校准，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195大约持续14,000个时钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率ADC应该在电源电压、温度、基准电压或时钟等任何一个参数发生变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度。 比较器 比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。此外，还必须考虑噪声，比较器的等效输入噪声通常要设计在1LSB以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。 SAR ADC与其它ADC结构的比较 与流水线结构相比 流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样，特有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，它是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR占用更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。 与闪速结构相比 闪速ADC由大量的比较器构成，并包括一个宽带、低增益预放大器和锁存器。预放大器仅提供增益，不需要高线性度和高精度，只有比较器的门限值必须具有较高的精度。所以，闪速ADC是一种能够提供最高转换速率的结构。提高速度所面临的最大难题是要折衷考虑功耗和尺寸。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如MAX104/MAX106/MAX108)，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与那些闪速ADC相比较的。 与Σ-Δ转换器相比 传统的过采样/Σ-Δ转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带Σ-Δ转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶Σ-Δ调制器(4阶或更高)配合一个多位ADC和多位反馈DAC构成。Σ-Δ转换器具有一个先天的优势，即不需要特别的微调或校准，即使分辨率达到16位至18位。它们也不需要在模拟输入端增加快速滚降的抗混叠滤波器，因为采样速率要比有效带宽高得多；而是由后端数字滤波器进行处理。Σ-Δ转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。然而，Σ-Δ转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求Σ-Δ调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗很多硅片面积。在不远的将来，速度最高的高分辨率Σ-Δ转换器的带宽将不大可能高出几兆赫兹很多。 总结 综上所述，SAR ADC的主要优点是低功耗、高分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC常常与其它更大的功能集成在一起。SAR结构的主要局限是采样速率较低，并且其中的各个单元(如DAC和比较器)，需要达到与整体系统相当的精度。 参考文献 Maxim Integrated Products; MAX195数据资料, Rev 1, 12/1997. Razavi, Behzad; Principles of Data Conversion System Design; IEEE Press, 1995. Van De Plassche, Rudy; Integrated Analog-to-Digital and Digital-to-Analog Converters; Kluwer Academic Publishers, 1994. Maxim Integrated Products; Understanding Pipelined ADCs. 相关型号   APP 1080: Jul 02, 2009 MAX1065 低功耗、14位模数转换器，并行接口 完整的数据资料 (PDF, 328kB) 免费样品 MAX1066 低功耗、14位模数转换器，并行接口 完整的数据资料 (PDF, 328kB) 免费样品 MAX1111 +2.7V、低功耗、多通道、串行8位ADC 完整的数据资料 (PDF, 296kB) MAX1118 单电源、低功耗、2通道、串行8位ADC 完整的数据资料 (PDF, 220kB) 免费样品 MAX1132 16位ADC、200ksps、5V单电源，内置电压基准 完整的数据资料 (PDF, 252kB) 免费样品 MAX1133 16位ADC、200ksps、5V单电源，内置电压基准 完整的数据资料 (PDF, 252kB) 免费样品 MAX1162 16位、+5V、200ksps ADC，带有10µA关断 完整的数据资料 (PDF, 364kB) 免费样品 MAX1165 低功耗、16位模数变换器，并行接口 完整的数据资料 (PDF, 184kB) 免费样品 MAX1166 低功耗、16位模数变换器，并行接口 完整的数据资料 (PDF, 184kB) 免费样品 MAX1280 400ksps/300ksps、单电源、低功耗、8通道、串行12位ADC，内置电压基准 完整的数据资料 (PDF, 360kB) 免费样品 MAX1290 400ksps、+5V、8/4通道、12位ADC，带有+2.5V电压基准及并行接口 完整的数据资料 (PDF, 392kB) 免费样品 MAX195 16位、85ksps ADC，带有10µA关断 完整的数据资料 (PDF, 320kB) 自动更新 需要自动接收最新发布的应用笔记吗？请订阅EE-Mail™ (English only)。 我们期待您的反馈！ 喜欢？不喜欢？有待改善？或为我们提供建议？请与我们联系 — 我们将根据您的意见或建议改善我们的工作。 网页评价或提供建议   下载，PDF格式 (62kB)  AN1080, AN 1080, APP1080, Appnote1080, Appnote 1080